KERN-KOMPETENZ

Teil 2: Intels neue Core-Mikroarchitektur

17.10.2006 von Redaktion pcmagazin und Guido Lohmann

ca. 0:30 Min
Ratgeber
  1. Intels neue Core-Mikroarchitektur
  2. Teil 2: Intels neue Core-Mikroarchitektur
  3. Teil 3: Intels neue Core-Mikroarchitektur
  4. Teil 4: Intels neue Core-Mikroarchitektur
  5. Teil 5: Intels neue Core-Mikroarchitektur
  6. Teil 6: Intels neue Core-Mikroarchitektur
  7. Teil 7: Intels neue Core-Mikroarchitektur
  8. Teil 8: Intels neue Core-Mikroarchitektur

Frei nach dem Motto "viel hilft viel" hat Intel der neuen Architektur einen zusätzlichen "Simple Decoder" spendiert. Als zusätzlicher Decoder zu den bereits in der Yonah-Architektur enthaltenen beiden Simple und einen Complex Decoder soll die Verarbeitungsgeschwindigkeit bei optimaler Auslastung der Decoder um 33 Prozent zulegen. Damit die Einheiten möglichst selten Däumchen drehen, wurde der Extended Stack Pointer (ESP) verbessert, der durch die Vorhersage wahrscheinlich benötigter Speicheradressen für ausreichend schnellen Nachschub sorgen soll.

Intels neue Core-Mikroarchitektur
Die Core-Mikroarchitektur im Diagramm. Zwei Kerne greifen auf einen gemeinsamen Cache zu. Die Verbindung zum System erfolgt über einen geteilten FSB. Physikalisch passen die Core-2-Prozessoren in jedes Sockel-775-Mainboard. Doch nicht jeder Chipsatz ist geeignet. Welche CPU mit welchem Chipsatz zusammenarbeitet, zeigt die Tabelle am Ende des Artikels.
© Archiv

Ein weiterer wichtiger Bestandteil der Wide Dynamic Execution ist die Macro Fusion, die die Anzahl der Micro-Ops in der Praxis um etwa 10 Prozent senken soll. Bei der Macro Fusion werden Befehle, die zusammenpassen, zu einer Micro-Operation verschmolzen.

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